Ingénieur Vérification ASIC R&D (H / F/X)
ATOS
Détails de l'offre
Présentation de l'entreprise :
Bienvenue chez Eviden, acteur clé du numérique de prochaine génération et leader mondial du cloud, du cloud avancé et de la sécurité.
Eviden opère dans tous les secteurs d'activités, et fait rayoner son expertise sur l'ensemble du continuum numérique. Nous rejoindre, c'est à la fois une opportunité exaltante de contribuer au futur de la tech et d'agir pour le bien commun, tout en bénéficiant d'un environnement équitable et inclusif, entouré d'experts de haut niveau !
Aujourd'hui, et pour les générations à venir, ouvrons le champ des possibles.
Vous êtes curieux, inventif et audatieux ? Rejoignez la team Eviden.
Missions :
Dans le cadre de développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM.
Vos missions:
- Acquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant les spécifications et en interagissant avec les équipes d'architecture et de design logique.
- Rédaction des spécifications de vérification.
- Rédaction des plans de test en étroite collaboration avec l'équipe design logique.
- Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture.
- Suivre, analyser et debugger les erreurs de simulation.
- Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.
Profil recherché :
Votre profil:
- Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes.
- Experience avec la méthodologie de vérification UVM.
- Expérience en développement d'environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA) et maitrise de la programmation orientée objet
- Connaissance des outils de simulation et de suivi de couverture
- Efficacité dans la résolution de problèmes par l'identification rapide de leur cause fondamentale et par l'élaboration de correctifs ou contournements.
De plus, vous avez :
- Un bon relationnel : Excellentes compétences en communicaton verbale et écrite. Vous savez passer d'une tâche à l'autre et gérer les interruption ;
- Un esprit d'équipe : Capacité à travailler de manière collaborative avec des équipes. Vous savez travailler au plus près des développeurs tout en gardant votre libre arbitre ;
- Une capacité à switcher du francais à l'angalis en temps réel et de manière professionnel dans le cadre d'animations d'ateliers, de réunions, de rédaction des documents techniques et de comptes rendus de réunions.
Pourquoi nous rejoindre :
- Un plan d'accès aux formations sur mesure et certifiantes ;
- Télétravail possible à hauteur de 60% du temps de travail ;
- L'accompagnement et suivi de votre évolution professionelle ;
- Nombreux évènements dans les lieux privatisés.
Mais aussi...
- Un package compétitif de rémunération (nombreuses primes : cooptations, projets etc...)
- De beaux locaux spacieux dan le respcet de notre politique Green IT
- Participation, intéressement et actionnariat salarié.
Alors, prêt à relever le défi ?
Vous n'êtes pas loin du but, GO ! Postulez